Sintetizador de frecuencia tipo PLL con N-fraccional para arquitecturas de control y lectura de qubits

Abstract

Se presenta el diseño de un sintetizador de frecuencia PLL (Phase Locked Loop) de N-fraccional en CMOS de 65 nm para computación cuántica (temperaturas criogénicas). Emplea una arquitectura híbrida CML-CMOS que garantiza alta resolución frecuencial (2.5 MHz en la banda 4,8 – 5,9 GHz) y minimiza el consumo por debajo de 10 mW.