A New Multi-Rate Clock and Data Recovery Circuit

Authors

  • Erick Guerrero Grupo de Diseño Electrónco Instituto de Investigación en Ingeniería de Aragón (I3A) Universidad de Zaragoza
  • Carlos Sánchez-Azqueta Grupo de Diseño Electrónco Instituto de Investigación en Ingeniería de Aragón (I3A) Universidad de Zaragoza
  • Cecilia Gimeno ICTEAM Institute, Université Catholique de Louvain, Louvain-la-Neuve, Belgium

DOI:

https://doi.org/10.26754/jji-i3a.201701619

Abstract

A new bit rate adaptive clock and data recovery circuit able to operate in a range from 3.125 Mb/s to 2.5 Gb/s is presented in this work. It is designed in a standard CMOS technology, fed with a single supply voltage of 1.8 V and has a maximum power consumption of 140 mW.

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How to Cite

Guerrero, E., Sánchez-Azqueta, C., & Gimeno, C. (2017). A New Multi-Rate Clock and Data Recovery Circuit. Jornada De Jóvenes Investigadores Del I3A, 4, 61–62. https://doi.org/10.26754/jji-i3a.201701619

Issue

Vol. 4: Actas de la V Jornada de Jóvenes Investigadores del I3A - 27 de mayo de 2016

Section

Artículos (Tecnologías de la Información y las Comunicaciones)